【儀表網(wǎng) 研發(fā)快訊】后摩爾時(shí)代，依靠縮小尺寸提升器件集成度的硅基CMOS技術(shù)面臨物理原理和工藝技術(shù)的挑戰(zhàn)。具有高性能、低功耗和低成本優(yōu)勢(shì)的Chiplet技術(shù)成為延續(xù)摩爾定律的重要選擇之一。該技術(shù)利用先進(jìn)封裝工藝，將多個(gè)異構(gòu)芯片集成為特定功能的系統(tǒng)芯片，從而滿足人工智能等領(lǐng)域的應(yīng)用需求。
 

　　然而，由于Chiplet異構(gòu)集成密度大幅增加，熱耗散問題對(duì)異構(gòu)系統(tǒng)的可靠性造成挑戰(zhàn)。如何針對(duì)Chiplet異構(gòu)集成系統(tǒng)的復(fù)雜性，提出新的熱分析方法，實(shí)現(xiàn)高精準(zhǔn)封裝熱模擬和散熱結(jié)構(gòu)設(shè)計(jì)，開發(fā)與Chiplet應(yīng)用場(chǎng)景適配的熱仿真模型和工具已成為Chiplet熱分析領(lǐng)域的重要方向。
 

　　基于以上問題，中國(guó)科學(xué)院微電子研究所EDA中心多物理場(chǎng)仿真課題組通過引入傳導(dǎo)、對(duì)流和輻射效應(yīng)，提出了芯粒異構(gòu)集成復(fù)雜互連結(jié)構(gòu)(TSV、bump和RDL)通用等效熱導(dǎo)解析方法和改進(jìn)型交替方向隱式浮點(diǎn)優(yōu)化算法。通過快速精確求解超大規(guī)模稀疏矩陣離散方程，研究首次構(gòu)建了芯粒異構(gòu)集成三維網(wǎng)格型瞬態(tài)熱流仿真模型和計(jì)算流程。
 

　　在此基礎(chǔ)上，課題組進(jìn)一步將仿真模型和計(jì)算流程拓展應(yīng)用于更大規(guī)模和尺度的異構(gòu)集成溫度仿真。以上模型和求解器能夠?qū)崿F(xiàn)Chiplet異構(gòu)集成系統(tǒng)瞬態(tài)熱流的高效精確仿真，為芯粒異構(gòu)集成系統(tǒng)溫度熱點(diǎn)檢測(cè)工具和溫感布局優(yōu)化算法的開發(fā)奠定了核心技術(shù)基礎(chǔ)。通過在芯粒熱流仿真模型上改進(jìn)數(shù)值離散格式和虛擬點(diǎn)構(gòu)造算法，使浮點(diǎn)運(yùn)算效率提升了2.74倍。與有限元方法相比，在滿足計(jì)算精度的前提下，Chiplet熱仿真器的計(jì)算效率提升了27倍。
 

　　相關(guān)研究成果發(fā)表《應(yīng)用熱力工程》(Applied Thermal Engineering，DOI：10.1016/j.applthermaleng.2023.120609)和《微電子學(xué)可靠性》(Microelectronics Reliability，DOI：10.1016/j.microrel.2022.114790，DOI：10.1016/j.microrel.2023.115006)上。研究工作得到中國(guó)科學(xué)院戰(zhàn)略性先導(dǎo)科技專項(xiàng)(A類)的支持。
 

　　圖1. 四芯粒異構(gòu)集成系統(tǒng)溫度分布：(a)中介層上表面溫度分布，(b)Chiplet中心溫度分布，(c)中介層上表面溫度與有限元仿真結(jié)果對(duì)比，(d)Chiplet熱仿真模型誤差。
 

　　圖2. 一個(gè)典型Chiplet異構(gòu)集成系統(tǒng)中介層上表面瞬態(tài)溫度分布：(a)t = 0.1 s，(b)t = 0.2 s，(c)t = 0.5 s，(d)t = 1.0 s，(e)t = 3.0 s，(f)t = 5.0 s，(a)-(f)為狀態(tài)1；(g)t = 5.1 s，(h)t = 5.2 s，(i)t = 5.5 s，(j)t = 6.0 s，(k)t = 8.0 s，(l)t = 10.0 s，(g)-(l)為狀態(tài)2。